Różnica między Verilog a VHDL

Verilog vs. VHDL

Verilog i VHDL to języki opisu sprzętu używane do pisania programów dla układów elektronicznych. Te języki są używane w urządzeniach elektronicznych, które nie współużytkują podstawowej architektury komputera. VHDL jest starszym z nich i jest oparty na Adzie i Pascalu, a zatem dziedziczy cechy z obu języków. Verilog jest stosunkowo nowy i stosuje metody kodowania języka programowania C..

VHDL jest językiem silnie typowanym, a skrypty, które nie są typowane silnie, nie mogą się kompilować. Język o silnym typie, taki jak VHDL, nie pozwala na mieszanie lub działanie zmiennych z różnymi klasami. Verilog używa słabego pisania, co jest przeciwieństwem silnie napisanego języka. Kolejną różnicą jest rozróżnianie wielkości liter. W Verilog rozróżniana jest wielkość liter i nie rozpoznaje zmiennej, jeśli zastosowana wielkość liter nie jest zgodna z poprzednią. Z drugiej strony, VHDL nie rozróżnia wielkości liter, a użytkownicy mogą dowolnie zmieniać wielkość liter, o ile znaki w nazwie i kolejność pozostają takie same.

Ogólnie rzecz biorąc, Verilog jest łatwiejszy do nauczenia niż VHDL. Wynika to częściowo z popularności języka programowania C, dzięki czemu większość programistów zapoznała się z konwencjami stosowanymi w Verilog. VHDL jest nieco trudniejszy do nauczenia się i zaprogramowania.

Zaletą VHDL jest posiadanie znacznie większej liczby konstruktów, które pomagają w modelowaniu na wysokim poziomie i odzwierciedlają rzeczywistą pracę programowanego urządzenia. Złożone typy danych i pakiety są bardzo pożądane przy programowaniu dużych i złożonych systemów, które mogą mieć wiele funkcjonalnych części. Verilog nie ma pojęcia o pakietach i całe programowanie musi odbywać się przy użyciu prostych typów danych dostarczanych przez programistę.

Wreszcie Verilog nie ma zarządzania biblioteką języków programowania oprogramowania. Oznacza to, że Verilog nie pozwoli programistom na umieszczenie potrzebnych modułów w osobnych plikach wywoływanych podczas kompilacji. Duże projekty w Verilog mogą skończyć się w dużym i trudnym do prześledzenia pliku.

Streszczenie:

1. Verilog opiera się na C, a VHDL na Pascalu i Adzie.

2. W przeciwieństwie do Verilog, VHDL jest silnie napisany.

3. W przeciwieństwie do VHDL, Verilog rozróżnia małe i wielkie litery.

4. Verilog jest łatwiejszy do nauczenia się niż VHDL.

5. Verilog ma bardzo proste typy danych, a VHDL pozwala użytkownikom tworzyć bardziej złożone typy danych.

6. Verilog nie ma zarządzania biblioteką, podobnie jak VHDL.